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FPGAの環境構築（Arty S7 + Xilinx Vivado）

2022.11.06

秋月でArty S7を買いました。環境構築のメモです。

  1. XilinxのダウンロードページからVivadoをダウンロードし、インストールします。

    • 注意:例えば2022.1の場合100GB以上の空き容量が必要になります。

  2. Newプロジェクトからプロジェクトをつくります。デバイスはXC7S50CSGA324-1を選びましょう。

  3. Add SourcesのAdd or crate constaraintsからここにあるxdcファイルを読み込みます。使うピンのコメントアウトを外しましょう。

  4. Add SourcesのAdd or crate design sourcesからVerilogファイルをインポートするなり作って書いたりします。

  5. 左側のFlow Navigatorの中にあるProgram And Debug → Generate Bitstreamを実行します。SYNTHESISとIMPLEMENTATIONをするか聞かれるので、OKをしてそれらも実行してもらいます。実行中は右上がぐるぐるします。

  6. Generate Bitstreamが終わったらHardware Managerを開きます。上の緑の帯(もしくは左のFlow Navigator)のOpen Target → Auto Connectを選びます。

  7. 上の緑の帯(もしくは左のFlow Navigator)のProgram deviceを押してProgramボタンを押せば書き込めます。

ところで、Vivadoをインストールした時の初期設定では、エディタ起動時にフリーズするバグが発生しました。Xilinxのサポートのページに同じ症状で悩んでいる人がいて、その回答の通りにやったら解決しました。